Desarrollo VHDL de un receptor conforme al interfaz de comunicación aviónica ARINC-429

Esquíroz Olcoz, Aitor

Publication:
Desarrollo VHDL de un receptor conforme al interfaz de comunicación aviónica ARINC-429

dc.contributor.advisorTFE	Led Ramos, Santiago
dc.contributor.advisorTFE	Zubieta Arricivita, Carlos
dc.contributor.affiliation	Escuela Técnica Superior de Ingenieros Industriales y de Telecomunicación	es_ES
dc.contributor.affiliation	Telekomunikazio eta Industria Ingeniarien Goi Mailako Eskola Teknikoa	eu
dc.contributor.author	Esquíroz Olcoz, Aitor
dc.date.accessioned	2015-11-10T13:04:19Z
dc.date.available	2016-01-09T00:00:24Z
dc.date.issued	2015
dc.date.updated	2015-10-30T15:14:40Z
dc.description.abstract	El objeto de este proyecto es diseñar e implementar un receptor ARINC 429 con un interfaz de comunicación AXI usando un lenguaje de descripción hardware. También abarca el diseño y ejecución de todos los tipos de simulación requeridos para hacer un IP Core pre-certificable, así como la programación y testeo en la FPGA. Se realiza con las herramientas de Xilinx Vivado y SDK para la programación y con Xsim, Modelsim y Octave para las simulaciones. El diseño se aborda de forma modular, descomponiendo el proyecto en siete bloques y cuatro fases de desarrollo. Los bloques son el esclavo AXI, la FIFO, la lógica de control, el receptor de linea, el volteador de etiquetas (latch) , el comprobador de etiquetas y el registro entre fifo y salida. Y las fases de desarrollo son el diseño e implementación de los bloques, el diseño e implementación de las simulaciones, la síntesis e implementación, y la programación en la FPGA.	es_ES
dc.description.abstract	The aim of this project is to design and implement an ARINC 429 receiver with an AXI communication interface using a hardware description language (HDL). This includes the design and execution of all kinds of required simulations to implement a pre-certifiable IP Core, as well as programming and testing it on a FPGA. This is made by using Xilinx tools as Vivado and SDK for programming and using Xsim, Modelsim and Octave for executing and testing the simulations. The design is approached in a modular way, breaking down the project into seven blocks and four phases of development. the blocks are the AXI slave, the FIFO, the Logic Control, the Line Receiver, the Latch, the Label Check and the Fifo To Output Register. The development phases are designing and implementing the blocks, designing and implementing the simulations, synthesizing and implementing, and programming and testing the FPGA.	en
dc.description.degree	Graduado o Graduada en Ingeniería en Tecnologías de Telecomunicación por la Universidad Pública de Navarra	es_ES
dc.description.degree	Telekomunikazio Teknologien Ingeniaritzako Graduatua Nafarroako Unibertsitate Publikoan	eu
dc.embargo.lift	2016-01-09
dc.embargo.terms	2016-01-09	es_ES
dc.format.mimetype	application/pdf	en
dc.identifier.uri	https://academica-e.unavarra.es/handle/2454/19058
dc.language.iso	spa	en
dc.rights.accessRights	Acceso abierto / Sarbide irekia	es
dc.rights.accessRights	info:eu-repo/semantics/openAccess	en
dc.subject	Receptor ARINC 429	es_ES
dc.subject	Aviónica	es_ES
dc.subject	Interfaz de comunicación AXI	es_ES
dc.subject	FPGA	es_ES
dc.subject	Simulaciones	es_ES
dc.title	Desarrollo VHDL de un receptor conforme al interfaz de comunicación aviónica ARINC-429	es_ES
dc.type	info:eu-repo/semantics/bachelorThesis
dspace.entity.type	Publication