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dc.creatorEsquíroz Olcoz, Aitores_ES
dc.date.accessioned2015-11-10T13:04:19Z
dc.date.available2016-01-09T00:00:24Z
dc.date.issued2015
dc.identifier.urihttps://hdl.handle.net/2454/19058
dc.description.abstractEl objeto de este proyecto es diseñar e implementar un receptor ARINC 429 con un interfaz de comunicación AXI usando un lenguaje de descripción hardware. También abarca el diseño y ejecución de todos los tipos de simulación requeridos para hacer un IP Core pre-certificable, así como la programación y testeo en la FPGA. Se realiza con las herramientas de Xilinx Vivado y SDK para la programación y con Xsim, Modelsim y Octave para las simulaciones. El diseño se aborda de forma modular, descomponiendo el proyecto en siete bloques y cuatro fases de desarrollo. Los bloques son el esclavo AXI, la FIFO, la lógica de control, el receptor de linea, el volteador de etiquetas (latch) , el comprobador de etiquetas y el registro entre fifo y salida. Y las fases de desarrollo son el diseño e implementación de los bloques, el diseño e implementación de las simulaciones, la síntesis e implementación, y la programación en la FPGA.es_ES
dc.description.abstractThe aim of this project is to design and implement an ARINC 429 receiver with an AXI communication interface using a hardware description language (HDL). This includes the design and execution of all kinds of required simulations to implement a pre-certifiable IP Core, as well as programming and testing it on a FPGA. This is made by using Xilinx tools as Vivado and SDK for programming and using Xsim, Modelsim and Octave for executing and testing the simulations. The design is approached in a modular way, breaking down the project into seven blocks and four phases of development. the blocks are the AXI slave, the FIFO, the Logic Control, the Line Receiver, the Latch, the Label Check and the Fifo To Output Register. The development phases are designing and implementing the blocks, designing and implementing the simulations, synthesizing and implementing, and programming and testing the FPGA.en
dc.format.mimetypeapplication/pdfen
dc.language.isospaen
dc.subjectReceptor ARINC 429es_ES
dc.subjectAviónicaes_ES
dc.subjectInterfaz de comunicación AXIes_ES
dc.subjectFPGAes_ES
dc.subjectSimulacioneses_ES
dc.titleDesarrollo VHDL de un receptor conforme al interfaz de comunicación aviónica ARINC-429es_ES
dc.typeTrabajo Fin de Grado/Gradu Amaierako Lanaes
dc.typeinfo:eu-repo/semantics/bachelorThesisen
dc.date.updated2015-10-30T15:14:40Z
dc.contributor.affiliationEscuela Técnica Superior de Ingenieros Industriales y de Telecomunicaciónes_ES
dc.contributor.affiliationTelekomunikazio eta Industria Ingeniarien Goi Mailako Eskola Teknikoaeu
dc.description.degreeGraduado o Graduada en Ingeniería en Tecnologías de Telecomunicación por la Universidad Pública de Navarraes_ES
dc.description.degreeTelekomunikazio Teknologien Ingeniaritzako Graduatua Nafarroako Unibertsitate Publikoaneu
dc.rights.accessRightsAcceso abierto / Sarbide irekiaes
dc.rights.accessRightsinfo:eu-repo/semantics/openAccessen
dc.embargo.terms2016-01-09es_ES
dc.contributor.advisorTFELed Ramos, Santiagoes_ES
dc.contributor.advisorTFEZubieta Arricivita, Carloses_ES


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