Carlosena García, Alfonso

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https://academica-e.unavarra.es/handle/2454/48803

Birth Date

Job Title

Last Name

Carlosena García

First Name

Alfonso

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Ingeniería Eléctrica, Electrónica y de Comunicación

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ISC. Institute of Smart Cities

ORCID

0000-0002-7146-4043

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88403

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370

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    PublicationOpen Access
    Presentación e inauguración de la Jornada
    (2016) Carlosena García, Alfonso; López López, Hugo; Universidad Pública de Navarra / Nafarroako Unibertsitate Publikoa
    El objetivo de la Jornada es dar a conocer las posibilidades de participación en acciones ERASMUS+ diferentes a la movilidad, entre otras: titulaciones de máster conjuntas Erasmus Mundus, asociaciones estratégicas en el ámbito de la educación, la formación y la juventud, alianzas para el conocimiento y alianzas para las competencias sectoriales, desarrollo de las capacidades en el ámbito de la educación superior, acciones Jean Monnet, cátedras, módulos, centros de excelencia, apoyo a asociaciones, redes y proyectos, actividades deportivas.
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    PublicationOpen Access
    V Jornadas de Enseñanza de las Matemáticas en Navarra: acto de apertura
    (2018) Carlosena García, Alfonso; Solana Arana, María; Jiménez, Jesús Javier; Fernández Pérez, David; Lasa Oyarbide, Aitzol; Ingeniería Eléctrica, Electrónica y de Comunicación; Estadística, Informática y Matemáticas; Ingeniaritza Elektrikoa, Elektronikoaren eta Telekomunikazio Ingeniaritzaren; Estatistika, Informatika eta Matematika
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    PublicationOpen Access
    Performance comparison and design guidelines for Type II and Type III PLLs
    (Birkhauser, 2015) Ugarte Gil, Mikel; Carlosena García, Alfonso; Ingeniería Eléctrica y Electrónica; Ingeniaritza Elektrikoa eta Elektronikoa
    The advantages provided by Type III PLLs are poorly known, since these devices are very often considered unstable and difficult, or even impossible, to design. In this paper, a performance comparison between Type II and III PLLs is presented, based on an alternative model introduced by the authors. More precisely, the devices are exposed to chirp type and even more complex signals to demonstrate that Type III PLLs may offer better results in terms of phase margin and frequency response peaking when properly designed. As a result of our analysis, approximate closed form expressions will be proposed to evaluate Type III PLL performance and its relation to the parameters of the model.
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    PublicationOpen Access
    High-order PLL design with constant phase margin
    (IEEE, 2010) Ugarte Gil, Mikel; Carlosena García, Alfonso; Ingeniería Eléctrica y Electrónica; Ingeniaritza Elektrikoa eta Elektronikoa
    In this paper we describe a novel procedure to design high-type high-order Phase Locked Loops (PLLs) from lower order prototypes, preserving a prescribed Phase Margin (PM). The method builds on a model recently proposed by the authors, and is supported by extensive simulations and experimental results, giving up to a type-III fifth-order PLL with a commercial circuit.