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dc.creatorGarciandia López, Asieres_ES
dc.date.accessioned2019-07-30T08:52:13Z
dc.date.issued2019
dc.identifier.urihttps://hdl.handle.net/2454/33758
dc.description.abstractEn este Trabajo Fin de Máster se desarrollan 3 prestaciones correspondientes al artículo científico titulado “Un Marco de Trabajo Seguro con Configuración Remota de la Propiedad Intelectual para FPGAs”, el cual va a ser publicado el mes de agosto por mi equipo de trabajo en FZI Forschungszentrum Informatik. La primera prestación es una arquitectura de hipervisor o monitor de máquina virtual para ser cargada en la FPGA a través de tarjeta SD. Con esta arquitectura de hipervisor, el entorno del usuario o del Desarrollador de Software (SD) de la FPGA (SO no seguro o SO huésped) queda aislado de la parte segura del FPGA (SO seguro o SO host) donde se realiza la licencia IP de los Proveedores Principales (CV), evitando que los primeros accedan a información privada y confidencial de los últimos. Este trabajo se basa en otro Trabajo Fin de Máster realizado por un compañero del equipo de trabajo en FZI, quien también está trabajando para escribir este mismo artículo. La segunda prestación es la implementación de un protocolo criptográfico que permite a los CVs configurar remotamente la lógica programable (PL) de la FPGA con flujos de bits cuando así lo requiera el desarrollador de software, o incluso el usuario final. Este protocolo criptográfico tiene que ser seguro para evitar ataques de hombre en medio, entre otros. La tercera y última prestación es el almacenamiento de los flujos de bits adquiridos, encriptados y en una memoria segura. Estos flujos de bits deben descifrarse y configurarse cuando el SD o el usuario final así lo requiera, pero deben ser inaccesibles para ellos para evitar manipulaciones: sólo deben ser capaces de dar la orden de configurar la lógica programable, pero no de acceder a la lógica que hay detrás de ella. De ahí la necesidad de implementar conjuntamente la anteriormente mencionada arquitectura de hipervisor en la que el invitado o usuario no tiene acceso a esa lógica.es_ES
dc.description.abstractIn this Master Thesis 3 key features are developed for the scientific article entitled “A Secure Framework With Remote Configuration of Intellectual Property for FPGAs”, which is going to be published in the month of August by my working team in FZI Forschungszentrum Informatik. The first feature is a hypervisor architecture to be loaded into the FPGA via SD card. With this hypervisor architecture the FPGA user’s or Software Developer’s (SD) environment (non-secure OS or guest OS) is isolated from the secure part of the FPGA (secure OS or host OS) where the IP licensing of Core Vendors (CV) take place, avoiding the formers to access private and confidential information of the latter. This work is based on a colleague’s Master Thesis, who is also working in this same article. The second feature is a cryptographic protocol implementation to enable CVs to remotely configure the FPGA’s programmable logic (PL) with bitstreams when required by the Software Developer, or even the end user. This cryptographic protocol has to be secure to avoid man-in-the-middle attacks, between others. The third and final feature is the storage of the acquired bitstreams, encrypted and in a secure memory location. These bitstreams need to be decrypted and configured when the SD or the end user so requires, but they have to be inaccessible to these to avoid tampering: they should only be able to give the command to configure the programmable logic, but unable to access the logic behind it. Hence, the need to implement also the former hypervisor architecture where the guest has no access to that logic.en
dc.format.mimetypeapplication/pdfen
dc.language.isoengen
dc.subjectXilinx Zynq UltraScale+ MPSoC ZCU102es_ES
dc.subjectMatriz de Puertas Programables (FPGA)es_ES
dc.subjectPropiedad Intelectual (IP)es_ES
dc.subjectEntorno de Ejecución Fiable (TEE)es_ES
dc.subjectReconfiguración Parcial Dinámicaes_ES
dc.subjectTLSes_ES
dc.subjectCriptografíaes_ES
dc.subjectField-Programmable Gate Array (FPGA)es_ES
dc.subjectIntellectual Property (IP)es_ES
dc.subjectTrusted Execution Environment (TEE)es_ES
dc.subjectDynamic Partial reconfigurationes_ES
dc.subjectCryptographyes_ES
dc.titleDevelopment of a secure framework with remote configuration of intellectual property via TLS for FPGA-Sen
dc.typeTrabajo Fin de Máster/Master Amaierako Lanaes
dc.typeinfo:eu-repo/semantics/masterThesisen
dc.date.updated2019-07-29T08:23:47Z
dc.contributor.affiliationEscuela Técnica Superior de Ingenieros Industriales y de Telecomunicaciónes_ES
dc.contributor.affiliationTelekomunikazio eta Industria Ingeniarien Goi Mailako Eskola Teknikoaeu
dc.description.degreeMáster Universitario en Ingeniería Industrial por la Universidad Pública de Navarraes_ES
dc.description.degreeNafarroako Unibertsitate Publikoko Unibertsitate Masterra Industria Ingeniaritzaneu
dc.rights.accessRightsAcceso embargado 5 años / 5 urteko bahituraes
dc.rights.accessRightsinfo:eu-repo/semantics/embargoedAccessen
dc.embargo.lift2024-06-21
dc.embargo.terms2024-06-21es_ES
dc.contributor.advisorTFECorres Sanz, Jesús Maríaes_ES


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